Verilog HDL

　　發(fā)展歷史

　　參見：SystemVerilog

　　Verilogs是由Gateway設(shè)計自動化公司的工程師于1983年末創(chuàng)立的。當時Gateway設(shè)計自動化公司還叫做自動集成設(shè)計系統(tǒng)（Automated Integrated Design Systems），1985年公司將名字改成了前者。該公司的菲爾·莫比（Phil Moorby）完成了Verilog的主要設(shè)計工作。1990年，Gateway設(shè)計自動化被Cadence公司收購。

　　1990年代初，開放Verilog國際（Open Verilog International, OVI）組織（即現(xiàn)在的Accellera）成立，Verilog面向公有領(lǐng)域開放。1992年，該組織尋求將Verilog納入電氣電子工程師學(xué)會標準 。最終，Verilog成為了電氣電子工程師學(xué)會1364-1995標準，即通常所說的Verilog-95。

　　設(shè)計人員在使用這個版本的Verilog的過程中發(fā)現(xiàn)了一些可改進之處。為了解決用戶在使用此版本Verilog過程中反映的問題，Verilog進行了修正和擴展，這部分內(nèi)容后來再次被提交給電氣電子工程師學(xué)會。這個擴展后的版本后來成為了電氣電子工程師學(xué)會1364-2001標準，即通常所說的Verilog-2001。Verilog-2001是對Verilog-95的一個重大改進版本，它具備一些新的實用功能，例如敏感列表、多維數(shù)組、生成語句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計自動化軟件包支持。

　　2005年，Verilog再次進行了更新，即電氣電子工程師學(xué)會1364-2005標準。該版本只是對上一版本的細微修正。這個版本還包括了一個相對獨立的新部分，即Verilog-AMS。這個擴展使得傳統(tǒng)的Verilog可以對集成的模擬和混合信號系統(tǒng)進行建模。容易與電氣電子工程師學(xué)會1364-2005標準混淆的是加強硬件驗證語言特性的SystemVerilog（電氣電子工程師學(xué)會1800-2005標準），它是Verilog-2005的一個超集，它是硬件描述語言、硬件驗證語言（針對驗證的需求，特別加強了面向?qū)ο筇匦裕┑囊粋€集成。

　　2009年，IEEE 1364-2005和IEEE 1800-2005兩個部分合并為IEEE 1800-2009，成為了一個新的、統(tǒng)一的SystemVerilog硬件描述驗證語言（hardware description and verification language, HDVL）。

　　以模塊為基礎(chǔ)的設(shè)計

　　描述復(fù)雜的硬件電路，設(shè)計人員總是將復(fù)雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結(jié)構(gòu)。設(shè)計人員可以采取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級的總設(shè)計師完成，而低層次的模塊則由下一級的設(shè)計人員完成。自頂向下的設(shè)計方式有利于系統(tǒng)級別層次劃分和管理，并提高了效率、降低了成本。“自底向上”方式是“自頂向下”方式的逆過程。

　　使用Verilog描述硬件的基本設(shè)計單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過模塊的相互連接調(diào)用來實現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實際的電路元件。Verilog中的模塊類似C語言中的函數(shù)，它能夠提供輸入、輸出端口，可以實例調(diào)用其他模塊，也可以被其他模塊實例調(diào)用。模塊中可以包括組合邏輯部分、過程時序部分。例如，四選一的多路選擇器，就可以用模塊進行描述。它具有兩個位選輸入信號、四個數(shù)據(jù)輸入，一個輸出端，在Verilog中可以表示為：

　　module mux (out, select, in0, in1, in2, in3);output out;input [1:0] select;input in0, in1, in2, in3;//具體的寄存器傳輸級代碼endmodule

　　設(shè)計人員可以使用一個頂層模塊，通過實例調(diào)用上面這個模塊的方式來進行測試。這個頂層模塊常被稱為“測試平臺（Testbench）”。為了最大程度地對電路的邏輯進行功能驗證，測試代碼需要盡可能多地覆蓋系統(tǒng)所涉及的語句、分支、條件、路徑、觸發(fā)、狀態(tài)機狀態(tài)，驗證人員需要在測試平臺里創(chuàng)建足夠多的輸入激勵，并連接到被測模塊的輸入端，然后檢測其輸出端的表現(xiàn)是否符合預(yù)期（諸如SystemVerilog的硬件驗證語言能夠提供針對驗證專門優(yōu)化的數(shù)據(jù)結(jié)構(gòu)，以隨機測試的方式進行驗證，這對于高度復(fù)雜的集成電路設(shè)計驗證可以起到關(guān)鍵作用）。實例調(diào)用模塊時，需要將端口的連接情況按照這個模塊聲明時的順序排列。這個頂層模塊由于不需要再被外界調(diào)用，因此沒有輸入輸出端口：

　　module tester;reg [1:0] SELECT;reg IN0, IN1, IN2, IN3;wire OUT;mux my_mux (OUT, SELECT, IN0, IN1, IN2, IN3); //實例調(diào)用mux模塊，這個實例被命名為my_muxinitial //需要仿真的激勵代碼 begin endendmodule

　　在這個測試平臺模塊里，設(shè)計人員可以設(shè)定仿真時的輸入信號以及信號監(jiān)視程序，然后觀察仿真時的輸出情況是否符合要求，這樣就可以了解設(shè)計是否達到了預(yù)期。

　　示例中的對模塊進行實例引用時，按照原模塊聲明時的順序羅列了輸入變量。除此之外，還可以使用或者采用命名端口連接的方式。使用這種方式，端口的排列順序可以與原模塊聲明時不同，甚至可以不連接某些端口：

　　mux my_mux (.out(OUT), .select(SELECT), .in0(IN0), .in1(IN1), .in2(IN2), .in3(IN3));//使用命名端口連接，括號外面是模塊聲明時的端口，括號內(nèi)是實際的端口連接//括號外相當于C語言的形式參數(shù)，括號內(nèi)相當于實際參數(shù)endmodule

　　上面所述的情況是，測試平臺頂層模塊的測試變量直接連接了所設(shè)計的功能模塊。測試平臺還可以是另一種形式，即測試平臺并不直接連接所設(shè)計的功能模塊，而是在這個測試平臺之下，將激勵模塊和功能模塊以相同的抽象級別，通過線網(wǎng)相互連接。這兩種形式的測試平臺都可以完成對功能模塊的測試。大型的電路系統(tǒng)，正是由各個層次不同模塊之間的連接、調(diào)用，來實現(xiàn)復(fù)雜的功能的。

　　語言要素

　　Verilog的設(shè)計初衷是成為一種基本語法與C語言相近的硬件描述語言。這是因為C語言在Verilog設(shè)計之初，已經(jīng)在許多領(lǐng)域得到廣泛應(yīng)用，C語言的許多語言要素已經(jīng)被許多人習(xí)慣。一種與C語言相似的硬件描述語言，可以讓電路設(shè)計人員更容易學(xué)習(xí)和接受。不過，Verilog與C語言還是存在許多差別。另外，作為一種與普通計算機編程語言不同的硬件描述語言，它還具有一些獨特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等?？偟膩碚f，具備C語言的設(shè)計人員將能夠很快掌握Verilog硬件描述語言。

　　基本規(guī)范

　　空白符

　　空白符是指代碼中的空格（對應(yīng)的轉(zhuǎn)義標識符為\b）、制表符（\t）和換行（\n）。如果這些空白符出現(xiàn)在字符串里，那么它們不可忽略。除此之外，代碼中的其他空白符在編譯的時候都將會被視為分隔標識符，即使用2個空格或者1個空格并無影響。不過，在代碼中使用合適的空格，可以讓上下行代碼的外觀一致（例如使賦值運算符位于同一個豎直列），從而提高代碼的可讀性。

　　注釋

　　為了方便代碼的修改或其他人的閱讀，設(shè)計人員通常會在代碼中加入注釋。與C語言一樣，有兩種方式書寫注釋。第一種為多行注釋，即注釋從/*開始，直到*/才結(jié)束；另一種為單行注釋，注釋從//開始，從這里到這一行末尾的內(nèi)容會被系統(tǒng)識別為注釋。

　　某些電子設(shè)計自動化工具，會識別出代碼中以特殊格式書寫、含有某些預(yù)先約定關(guān)鍵詞的注釋，并從這些注釋所提取有用的信息。這些注釋不是供人閱讀，而是向第三方工具提供有關(guān)設(shè)計項目的額外信息。例如，某些邏輯綜合工具可以從注釋中讀取綜合的約束信息。

　　大小寫敏感性

　　Verilog是一種大小寫敏感的硬件描述語言。其中，它的所有系統(tǒng)關(guān)鍵字都是小寫的。

　　標識符及保留字

　　Verilog代碼中用來定義語言結(jié)構(gòu)名稱的字符稱為標識符，包括變量名、端口名、模塊名等等。標識符可以由字母、數(shù)字、下劃線以及美元符（$）來表示。但是標識符的第一個字符只能是字母、數(shù)字或者下劃線，不能為美元符，這是因為以美元符開始的標識符和系統(tǒng)任務(wù)的保留字沖突。

　　和其他許多編程語言類似，Verilog也有許多保留字（或稱為關(guān)鍵字），用戶定義的標識符不能夠和保留字相同。Verilog的保留字均為小寫。變量類型中的wire、reg、integer等、表示過程的initial、always等，以及所有其他的系統(tǒng)任務(wù)、編譯指令，都是關(guān)鍵字。可以查閱官方文獻以完整的關(guān)鍵字的列表。

　　轉(zhuǎn)義標識符

　　轉(zhuǎn)義標識符（又稱轉(zhuǎn)義字符），是由\開始，以空白符結(jié)束的一種特殊編程語言結(jié)構(gòu)。這種結(jié)構(gòu)可以用來表示那些容易與系統(tǒng)語言結(jié)構(gòu)相同的內(nèi)容（例如"在系統(tǒng)中被用來表示字符串，如果字符串本身的內(nèi)容包含一個與之形式相同的雙引號，那么就必須使用轉(zhuǎn)義標識符）。下面列出了常用的幾種轉(zhuǎn)義標識符。除此之外，在反斜線之后也可以加上字符的ASCII，這種轉(zhuǎn)義標識符相當于一個字符。常用的轉(zhuǎn)義標識符有\(zhòng)n（換行）、\t（制表位）、\b（空格）、\\（反斜杠）和\"（英文的雙引號）等。

　　數(shù)據(jù)類型

　　四值邏輯

　　邏輯值及其解釋

　　0：邏輯低電平，條件為假

　　1：邏輯高電平，條件為真

　　z：高阻態(tài)，浮動

　　x：未知邏輯電平

　　信號強度（從強到弱）及其屬性

　　supply：驅(qū)動

　　strong：驅(qū)動

　　pull：驅(qū)動

　　large：存儲

　　weak：驅(qū)動

　　medium：存儲

　　small：存儲

　　highz：高阻態(tài)

　　上面列出了Verilog采用的具有八種信號強度的四值邏輯（four-valued logic），數(shù)字電路中的信號可以用邏輯值、信號強度加以描述。當系統(tǒng)遇到信號之間的競爭時，需要考慮各組信號的狀態(tài)和強度。如果驅(qū)動統(tǒng)一線網(wǎng)的信號強度不同，則輸出結(jié)果是信號強度高的值；如果兩個強度相同的信號之間連接到同一個線網(wǎng)，將會發(fā)生競爭，結(jié)果為不確定值x。

　　線網(wǎng)與寄存器

　　Verilog所用到的所有變量都屬于兩個基本的類型：線網(wǎng)類型和寄存器類型。[2]

　　線網(wǎng)與我們實際使用的電線類似，它的數(shù)值一般只能通過連續(xù)賦值（continuous assignment），由賦值符右側(cè)連接的驅(qū)動源決定。線網(wǎng)在初始化之前的值為x（trireg類型的線網(wǎng)是一個例外，它相當于能夠儲存電荷的電容器）。如果未連接驅(qū)動源，則該線網(wǎng)變量的當前數(shù)值為z，即高阻態(tài)。線網(wǎng)類型的變量有以下幾種：wire、tri、wor、trior、wand、triand、tri0、tri1、supply0、supply1、trireg，其中wire作為一般的電路連線使用最為普遍，而其他幾種用于構(gòu)建總線，即多個驅(qū)動源連接到一條線網(wǎng)的情況，或搭建電源、接地等。當進行模塊的端口聲明時，如果沒有明確指出其類型，那么這個端口會被隱含地聲明為wire類型。因此，在聲明輸出端口時應(yīng)該注意是否有必要加上reg關(guān)鍵字。以下面的代碼片段為例：

　　module my_moule (out1, out2, in1, in2); //該模塊具有兩個輸出端口 output reg out1; //out1端口被聲明為為reg類型，它可以保存當前值 output out2; //out2端口隱含地被聲明為為wire類型，它的數(shù)值必須依賴連續(xù)賦值語句維持endmodule

　　寄存器與之不同，它可以保存當前的數(shù)值，直到另一個數(shù)值被賦值給它。在保持當前數(shù)值的過程中，不需要驅(qū)動源對它進行作用。如果未對寄存器變量賦值，它的初始值則為x。Verilog中所說的寄存器類型變量與真實的硬件寄存器是不同的，它是指一個儲存數(shù)值的變量。如果要在一個過程（initial過程或always過程）里對變量賦值，這個變量必須是寄存器類型的。寄存器類型的變量有以下幾種：reg（普通寄存器）、integer（整數(shù)）、time（時間）、real（實數(shù)），其中reg作為一般的寄存器使用最為普遍。利用寄存器變量的數(shù)組，還可以對ROM進行建模。

　　關(guān)于選擇線網(wǎng)類型還是寄存器類型，需要符合一定的規(guī)定。模塊的輸入端口可以與外界的線網(wǎng)或寄存器類型的變量連接，但是這個模塊輸出端口只能連接到外界的線網(wǎng)。再簡單點，就是在兩個模塊的信號連接點，提供信號的一方可以是寄存器或者線網(wǎng)，但是接受信號的一方只能是線網(wǎng)。此外，在initial、always過程代碼塊中賦值的變量必須是寄存器類型的，而連續(xù)賦值的對象只能是線網(wǎng)類型的變量。

　　數(shù)字的表示

　　在Verilog里，當一個變量的類型確定，即已經(jīng)知道它是寄存器類型或者是線網(wǎng)類型，當把具體的數(shù)值賦值給它時，需要利用下面所述的數(shù)字表示方法。數(shù)字表示的基本語法結(jié)構(gòu)為<位寬>'<數(shù)制的符號><數(shù)值>。其中，位寬是與數(shù)據(jù)大小相等的對應(yīng)二進制數(shù)的位數(shù)加上占位所用0的位數(shù)，這個位數(shù)需要使用十進制來表示。位寬是可選項，如果沒有指明位寬，則默認的數(shù)據(jù)位寬與仿真器有關(guān)（最小32位）；數(shù)制需要用字母來表示，h對應(yīng)十六進制，d對應(yīng)十進制，o對應(yīng)八進制，b對應(yīng)二進制。如果沒有指明數(shù)制，則默認數(shù)據(jù)為十進制數(shù)。例如：

　　12'h123：十六進制數(shù)123（使用12位）

　　20'd44：十進制數(shù)44（使用20位，高位自動使用0填充）

　　4'b1010：二進制數(shù)1010（使用4位）

　　6'o77：八進制數(shù)77（使用6位）

　　如果某個數(shù)的最高位為x或z，那么系統(tǒng)會自動使用x或z來填充沒有占據(jù)的更高位。如果最高位為其他情況，系統(tǒng)會自動使用0來填充沒有占據(jù)的更高位。

　　另外，如果需要使用reg表示負數(shù)，可以在位寬之前添加一個負號，但是需要注意后面的數(shù)值為所需負數(shù)的二進制補碼。為了防止出錯，可以直接使用整數(shù)integer或?qū)崝?shù)real，二者都是帶符號數(shù)，再利用省略位寬和數(shù)制的十進制數(shù)來表示負數(shù)。

　　向量

　　向量形式的數(shù)據(jù)是Verilog相對C語言較為特殊的一種數(shù)據(jù)，但是這種數(shù)據(jù)在硬件描述語言中十分重要。在Verilog中，標量的意思是只具有一個二進制位的變量，而向量表示具有多個二進制位的變量。如果沒有特別指明位寬，系統(tǒng)默認它為標量。

　　在真實的數(shù)字電路，例如將兩個四位二進制數(shù)相加的進位加法器中，我們可以發(fā)現(xiàn)，其中一個數(shù)是通過四條電線（每條線表示四位中的某一位）連接到加法器上的。我們可以用一個向量來表示這個多位數(shù)，分別用這個向量的各個分量來表示“四條電線”，即四位中的某一位。這樣做的好處是，可以方便地在Verilog代碼的其他地方選擇其中的一位（位選）或多位（域選）。當然，如果沒有進行位選或域選，則這個多位數(shù)整體被選擇。

　　向量的表示需要使用方括號，方括號里的第一個數(shù)字為向量第一個分量的序號，第二個數(shù)字為向量最后一個分量的序號，中間用冒號隔開。向量分量的序號不像C語言的數(shù)組一樣必須從0開始，不過為了和數(shù)字電路里二進制數(shù)高低位的表示方法一致，我們常常讓最低位為0（即對于四位二進制數(shù)，其最高位為第3位，次高位為第2位，次低位為第1位，最低位為第0位），當然這只是一種習(xí)慣。例如，上面提到的四位二進制數(shù)用向量表示為：

　　wire [3:0] input_add; //聲明名為input_add的4位wire型向量wire [4:1] input_add1; //也是4位wire型向量，但是分量序號從4到1wire [0:3] input_add2; //也是4位wire型向量，但是分量序號從0到3

　　上面的向量聲明之后，我們就可以方便地選擇其中的某幾個分量進行操作。請注意用于域選的方括號的位置在向量名稱之后，方括號內(nèi)的數(shù)字為所需的位數(shù)。例如我們可以進行以下操作：

　　input_add [3] = 1'b1; //將1賦值給input_add向量的第三位（最高位）input_add [1:0] = 2'b01; //將0和1分別賦值給input_add向量的第1、0位（最低兩位）

　　當對向量進行賦值時，如果右邊的數(shù)值位寬大于左邊的變量，則多出來的位被丟棄；如果右邊的數(shù)值位寬小于左邊的變量，則不夠的位用0填補。

　　數(shù)組

　　Verilog中的幾種寄存器類型的數(shù)據(jù)，包括reg、integer、time、real，以及由這幾種數(shù)據(jù)構(gòu)成的向量，都可以構(gòu)成數(shù)組。聲明數(shù)組時，方括號位于數(shù)組名的后面，括號內(nèi)的第一個數(shù)字為第一個元素的序號，第二個數(shù)字為最后一個元素的序號，中間用冒號隔開。如果數(shù)組是由向量構(gòu)成的，則數(shù)組的其中某個元素是向量。同樣，出于習(xí)慣考慮，我們一般讓數(shù)組第一個元素的序號為0，后面元素的序號依次遞增。此外，和C語言類似，用戶可以聲明多維數(shù)組。例如：

　　integer number [0:100]; //聲明一個有101個元素的整數(shù)數(shù)組number [25] = 1234; //將1234賦值給25號（第26個）元素reg [7:0] my_input [65535:0]; //聲明一個有65536個元素的8位向量寄存器my_input [97] = 8'b10110101; //將10110101分別賦值給97號（第2個）元素的7至0位reg my_reg [0:3][0:4]; //聲明一個具有20個元素的二維寄存器數(shù)組my_reg [1][2] = 1'b1; //將1賦值給上述二維數(shù)組的第2行、第3列元素

　　由于數(shù)組和向量的表示都使用了方括號，因此使用時需要注意這個變量或向量的名稱在最初被聲明為何種類型的數(shù)據(jù)。上面第三行的例子是65536個8位向量組成的向量數(shù)組，它可以描述一個64KB的存儲器。

　　表示數(shù)組某個元素時，允許使用變量來表示元素的索引（如number [i] = 1234;），但是表示一個向量的一位或者幾位時，只允許使用數(shù)字來表示位的索引；此外，使用數(shù)組時一次只能對一個元素進行操作，而不能向向量那樣同時對連續(xù)的幾個位進行操作，例如my_input [65535][7:4] = 4'b1010;將一個四位二進制數(shù)賦值給第65536個元素的高四位。

　　參數(shù)

　　可以通過parameter關(guān)鍵字聲明參數(shù)。參數(shù)與常數(shù)的意義類似，不能夠通過賦值運算改變它的數(shù)值。在模塊進行實例化時，可以能夠通過defparam，即參數(shù)重載語句塊來改變模塊實例的參數(shù)。另一種方法是在模塊實例化時，使用#()將所需的實例參數(shù)覆蓋模塊的默認參數(shù)。局部參數(shù)可以用localparam關(guān)鍵字聲明，它不能夠進行參數(shù)重載。

　　在設(shè)計中使用參數(shù)，可以使得模塊代碼在不同條件下被重復(fù)利用，例如四位數(shù)全加器和十六位數(shù)全加器可以通過參數(shù)實例化同一個通用全加器模塊。

　　字符串

　　Verilog中的字符串總體來說與C語言中的字符串較為類似，其中每個字符以ASCII表示，占8位。字符串存儲在位寬足夠的向量寄存器中。字符串中的空格、換行等特殊內(nèi)容，以轉(zhuǎn)義標識符（參見前面提到過的轉(zhuǎn)義標識符）的形式表示。

　　流程控制

　　為了使設(shè)計人員方便地使用寄存器傳輸級描述，Verilog提供了多種流程控制結(jié)構(gòu)，包括if、if...else、if...else if...else等形式的條件結(jié)構(gòu)，case分支結(jié)構(gòu)，for、while循環(huán)結(jié)構(gòu)。這些流程控制結(jié)構(gòu)與C語言有著相似的用法。不同的循環(huán)結(jié)構(gòu)可能造成不同的邏輯綜合結(jié)果。

　　Verilog也提供了一些C語言中沒有的流程控制結(jié)構(gòu)以適應(yīng)硬件描述語言的需要，例如casex、casez兩種選擇結(jié)構(gòu)，前者可以條件數(shù)值中的x、z均作為無關(guān)值，后者僅將z作為無關(guān)值；此外還提供了forever、repeat兩種循環(huán)結(jié)構(gòu)，分別用于無限循環(huán)和指定次數(shù)循環(huán)。數(shù)字電路的邏輯功能描述常常使用到這些流程控制結(jié)構(gòu)，例如，case結(jié)構(gòu)可以清晰地描述一個數(shù)據(jù)選擇器。

　　運算符

　　Verilog的許多運算符和C語言類似，但是有一部分運算符是特有的，例如拼接運算符、縮減運算符、帶有無關(guān)位的相等運算符等。

　　Verilog的常見運算符隱藏▲

　　按位

　　按位取反（~）：1個多位操作數(shù)按位取反。例如：a=4'b1011，則~a的結(jié)果為4'b0100

　　按位與（&）：2個多位操作數(shù)按位進行與運算，各位的結(jié)果按順序組成一個新的多位數(shù)。例如：a=2'b10，b=2'b11，則a&b的結(jié)果為2'b10

　　按位或（|）：2個多位操作數(shù)按位進行或運算，各位的結(jié)果按順序組成一個新的多位數(shù)。例如：a=2'b10，b=2'b11，則a|b的結(jié)果為2'b11

　　按位異或（^）：2個多位操作數(shù)按位進行異或運算，各位的結(jié)果按順序組成一個新的多位數(shù)。例如：a=2'b10，b=2'b11，則a^b的結(jié)果為2'b01

　　按位同或（~^或^~）：2個多位操作數(shù)按位進行同或運算，各位的結(jié)果按順序組成一個新的多位數(shù)。例如：a=2'b10，b=2'b11，則a~^b的結(jié)果為2'b10

　　邏輯

　　邏輯取反（!）：對1個操作數(shù)進行邏輯取反，如果這個操作數(shù)為0，則結(jié)果為1；如果這個操作數(shù)不為0，則結(jié)果為0

　　邏輯與（&&）：對2個操作數(shù)進行邏輯與，如果二者同為0或同不為0，則結(jié)果為1，否則為0。例如：3 && 0的結(jié)果為0。

　　邏輯或（||）：對2個操作數(shù)進行邏輯或，如果二者其中至少有一個不為0，則結(jié)果為1，否則為0。例如：3||0的結(jié)果為1。

　　縮減

　　縮減與（&）：對一個多位操作數(shù)進行縮減與操作，先將它最高位與次高位進行與操作，其結(jié)果再與第二次高位進行與操作，直到最低位。例如：&(4'b1011)的結(jié)果為0

　　縮減與非（~&）：對一個多位操作數(shù)進行縮減與非操作，先將它最高位與次高位進行與非操作，其結(jié)果再與第二次高位進行與非操作，直到最低位。例如：~&(4'b1011)的結(jié)果為1

　　縮減或（|）：對一個多位操作數(shù)進行縮減或操作，先將它最高位與次高位進行或操作，其結(jié)果再與第二次高位進行或操作，直到最低位。例如：|(4'b1011)的結(jié)果為1

　　縮減或非（~|）：對一個多位操作數(shù)進行縮減或非操作，先將它最高位與次高位進行或非操作，其結(jié)果再與第二次高位進行或非操作，直到最低位。例如：|(4'b1011)的結(jié)果為0

　　縮減異或（^）：對一個多位操作數(shù)進行縮減異或操作，先將它最高位與次高位進行異或操作，其結(jié)果再與第二次高位進行異或操作，直到最低位。例如：^(4'b1011)的結(jié)果為1

　　縮減同或（~^or^~）：對一個多位操作數(shù)進行縮減同或操作，先將它最高位與次高位進行同或操作，其結(jié)果再與第二次高位進行同或操作，直到最低位。例如：~^(4'b1011)的結(jié)果為0

　　算術(shù)

　　加（+）：2個操作數(shù)相加

　　減（-）：2個操作數(shù)相減或取1個操作數(shù)的負數(shù)（二進制補碼表示）

　　乘（*）：2個操作數(shù)相乘

　　除（/）：2個操作數(shù)相除

　　求冪（**）}}：2個操作數(shù)求冪，前一個操作數(shù)為底數(shù)，后一個操作數(shù)為指數(shù)

　　關(guān)系

　　大于（>）：比較2個操作數(shù)，如果前者大于后者，結(jié)果為真

　　小于（<）：比較2個操作數(shù)，如果前者小于后者，結(jié)果為真

　　大于或等于（>=）：比較2個操作數(shù)，如果前者大于或等于后者，結(jié)果為真

　　小于或等于（<=）：比較2個操作數(shù)，如果前者小于或等于后者，結(jié)果為真

　　邏輯相等（==）：2個操作數(shù)比較，如果各位均相等，結(jié)果為真。如果其中任何一個操作數(shù)中含有x或z，則結(jié)果為x

　　邏輯不等（!=）：2個操作數(shù)比較，如果各位不完全相等，結(jié)果為真。如果其中任何一個操作數(shù)中含有x或z，則結(jié)果為x

　　case相等（===）：2個操作數(shù)比較，如果各位（包括x和z位）均相等，結(jié)果為真

　　case不等（!==）：2個操作數(shù)比較，如果各位（包括x和z位）不完全相等，結(jié)果為真

　　移位

　　邏輯右移（>>）：1個操作數(shù)向右移位，產(chǎn)生的空位用0填充

　　邏輯左移（<<）：1個操作數(shù)向左移位，產(chǎn)生的空位用0填充

　　算術(shù)右移（>>>）：1個操作數(shù)向右移位。如果是無符號數(shù)，則產(chǎn)生的空位用0填充；有符號數(shù)則用其符號位填充

　　算術(shù)左移（<<<）：1個操作數(shù)向左移位，產(chǎn)生的空位用0填充

　　拼接（{,}）：2個操作數(shù)分別作為高低位進行拼，例如：{2'b10,2'b11}的結(jié)果是a'b1011

　　重復(fù)（{n{m}}）：將操作數(shù)m重復(fù)n次，拼接成一個多位的數(shù)。例如：A=2'b01，則{2{A}}的結(jié)果是4'b0101

　　條件（?:）：根據(jù)？前的表達式是否為真，選擇執(zhí)行后面位于:左右兩個語句。例如：(a>b)?(a=a-1):(b=b-2)，如果a大于b<code>，則將a-1的值賦給a，否則將b-2的值賦給b

　　系統(tǒng)任務(wù)

　　系統(tǒng)任務(wù)可以被用來執(zhí)行一些系統(tǒng)設(shè)計所需的輸入、輸出、時序檢查、仿真控制操作。所有的系統(tǒng)任務(wù)名稱前都帶有美元符號$使之與用戶定義的任務(wù)和函數(shù)相區(qū)分。

　　例如，$display用于顯示指定的字符串，然后自動換行（用法類似C語言中的printf函數(shù)）；$monitor用于監(jiān)視變量，一旦被監(jiān)視的變量發(fā)生變化，會顯示指定的字符串；而$time可以提取當前的仿真時間。完整的列表請查閱參考工具、Verilog手冊或標準文檔。

　　編譯指令

　　Verilog具有一些編譯指令，它們的基本格式為`<keyword>，注意第一個符號不是單引號，而是鍵盤上數(shù)字1左邊那個鍵對應(yīng)的撇號。常用的編譯指令有文本宏預(yù)定義`define、`include，它們的功能與C語言中類似，分別提供文本替換、文件包含的功能。Verilog還提供了`ifdef、`ifndef等一系列條件編譯指令，設(shè)計人員可以使得代碼在滿足一定條件的情況下才進行編譯。此外，`timescale指令可以對時間單位進行定義。詳細的編譯指令清單請參閱相關(guān)參考書籍。

　　寄存器傳輸級描述

　　參見：寄存器傳輸級

　　兩種過程

　　在Verilog中，可以聲明兩種不同的過程：always過程和initial過程。過程可以是包含時序的過程描述，而不包含時序的過程還可以表達組合邏輯。always過程從關(guān)鍵字always開始，可以連續(xù)多次運行，當過程的最后一行代碼執(zhí)行完成后，再次從第一行代碼開始執(zhí)行。如果沒有使用系統(tǒng)任務(wù)$finish，always過程將不斷循環(huán)執(zhí)行。initial過程從關(guān)鍵字initial開始，它只能執(zhí)行一次。

　　一個模塊中可以包含多個過程，各個過程相互之間是并發(fā)執(zhí)行的。不過，過程不能夠嵌套使用。如果過程中有多個語句，則需要使用關(guān)鍵字begin、end或fork、join將它們組成一個代碼塊。這兩種關(guān)鍵字組合代表著順序代碼塊和并行代碼塊，后面的部分會講述這兩種結(jié)構(gòu)。

　　例如，利用always過程循環(huán)執(zhí)行的特點，可以為模塊提供一個時間脈沖（注意第一個initial過程為時鐘的初始化，這個過程只需要進行一次）：

　　initial a = 1'b0;always #1 a=~a;end

　　雖然，always代碼塊和while語句、forever語句都能提供循環(huán)功能，但是alway代碼塊的循環(huán)更側(cè)重過程的循環(huán)執(zhí)行，而后二者更側(cè)重代碼的循環(huán)執(zhí)行。因此，為了使代碼更具條理，過程的循環(huán)應(yīng)當用always語句描述。當然，在實際使用過程中，強制使用其中的某一種在功能實現(xiàn)上都是可行的。

　　寄存器變量的過程賦值

　　在Verilog中，有兩種賦值運算，一種叫做阻塞賦值（blocking assignment），其運算符為=；另一種叫做非阻塞賦值（non-blocking assignment），其運算符為<=。在順序代碼塊中使用阻塞賦值語句，如果這一句沒有執(zhí)行完成，那么后面的語句不會執(zhí)行；如果在順序代碼塊中使用非阻塞賦值，則執(zhí)行這一句的同時，并不會阻礙下一句代碼的執(zhí)行。而且，如果后一個語句涉及前面一個非阻塞賦值語句中的變量，由于這兩個語句“同時”執(zhí)行，因此后一個語句所用到的是前面一個語句執(zhí)行前變化的數(shù)值。非阻塞賦值是Verilog作為硬件描述語言與普通編程語言的一個重大區(qū)別。

　　帶有兩個觸發(fā)器輸出端的簡單示例如下

　　always @ (posedge reset or posedge clock)begin a <= b; b <= a;endendmodule

　　上面的例子如果沒有使用非阻塞賦值，而使用阻塞賦值，那么flop1和flop2的數(shù)值就不能被交換。flop1和flop2在執(zhí)行完畢后的數(shù)值都與之前flop2的數(shù)值相同。在傳統(tǒng)的編程語言中，可能需要一個臨時的變量，或者使用指針，才能夠達到交換兩個變量的目的。這里使用了非阻塞賦值，相當于引入了一個隱含的臨時變量。第二個非阻塞賦值右邊的a是第一句賦值之前的數(shù)值，變量交換的目的得以實現(xiàn)。信號邊緣敏感的過程語句塊內(nèi)常使用非阻塞賦值，使語句塊的諸賦值語句同時進行，雖然功能上似乎可以用阻塞賦值實現(xiàn)，但是仿真時會產(chǎn)生不正常的結(jié)果。

　　通常的過程賦值語句往往只有在觸發(fā)或循環(huán)等情況，即賦值語句被執(zhí)行到時候，才會使左邊的寄存器變量改變一次；而線網(wǎng)變量的連續(xù)賦值則一直“監(jiān)視”右邊表達式的變化，一旦其結(jié)果發(fā)生變化，立即會左邊的線網(wǎng)變量更新為此結(jié)果。如果需要對寄存器變量進行過程連續(xù)賦值，則可以使用Verilog提供的assign或force關(guān)鍵字“強制地”將賦值運算符右邊表達式的結(jié)果連續(xù)不斷地施加在左邊的寄存器變量上。

　　線網(wǎng)變量的連續(xù)賦值

　　對線網(wǎng)類型變量的連續(xù)賦值是數(shù)字電路數(shù)據(jù)流建模的重要步驟，數(shù)字系統(tǒng)不含時的組合邏輯部分可以使用線網(wǎng)的連續(xù)賦值描述。線網(wǎng)不能夠像寄存器那樣儲存當前數(shù)值，它需要驅(qū)動源提供信號，這種驅(qū)動是連續(xù)不斷的，因此線網(wǎng)變量的賦值稱為連續(xù)賦值，這與寄存器變量在過程中的單次賦值不同，而且所用的運算符也有區(qū)別。在Verilog里，線網(wǎng)連續(xù)賦值的關(guān)鍵字為assign，下面為一個例子：

　　module andwire out;wire in1, in2;assign out = in1 & in2;

　　在這個例子中，線網(wǎng)變量out在系統(tǒng)運行過程中總為兩個輸入線網(wǎng)變量in1和in2邏輯與的結(jié)果。

　　線網(wǎng)的連續(xù)賦值可以在關(guān)鍵字assgin附加延遲信息，例如上面的代碼可以改為：

　　assign #5 out = in1 & in2; //in1和in2邏輯與的結(jié)果在5個時間周期后才施加在out上

　　時序控制

　　參見：時序邏輯電路

　　Verilog能夠描述過程中的時序特性，這也是硬件描述語言與普通計算機編程語言的重要差別之一。過程的時序控制可以通過三種方式實現(xiàn)：延遲時序控制、事件時序控制以及電平敏感時序控制。

　　過程中的時序控制可以控制代碼的執(zhí)行時間。在Verilog中，除了過程中的時序控制，還可以定義元件、路徑的延遲。這些延遲請參見本條目后面有關(guān)邏輯門級延遲的部分。

　　延遲時序控制

　　在代碼中使用關(guān)鍵字#和延遲的時間，就可以通過延遲來進行時序控制。延遲的時間可以是數(shù)字、變量或者表達式。延遲時序控制又分為兩種：常規(guī)延遲和內(nèi)嵌延遲。

　　常規(guī)延遲在賦值語句的左邊，系統(tǒng)執(zhí)行到這一行代碼時，系統(tǒng)先進行延遲，延遲完成后，再計算表達式，并將結(jié)果賦值給左邊的變量；而內(nèi)嵌延遲在賦值語句的右邊，系統(tǒng)執(zhí)行到這一行代碼時，系統(tǒng)先立即計算表達式，再進行延遲，最后把表達式的結(jié)果賦值給左邊的變量。在上述兩種延遲方式中，設(shè)計人員需要注意表達式的自變量在延遲過程中可能發(fā)生變化。常規(guī)延遲是先延遲再計算表達式，這時表達式的自變量可能已經(jīng)發(fā)生了變化；而內(nèi)嵌延遲在延遲前就已經(jīng)進行了計算，表達式的自變量在延遲過程中發(fā)生的變化，對已經(jīng)計算的表達式結(jié)果沒有影響，延遲只是指這個結(jié)果需要等待一段時間再賦值給左邊的變量。

　　下面的代碼片段分別展示了常規(guī)延遲和內(nèi)嵌延遲：

　　parameter latency = 8;initialbegin x = 1; y = 2; #5 x = 3; //使用常規(guī)延遲：等待5個系統(tǒng)周期后對x賦值 #latency y = 4; //使用變量進行常規(guī)延遲，再等待8個系統(tǒng)周期后對y賦值 z = #10 (x+y); //使用內(nèi)嵌延遲：先用當前時刻的x、y數(shù)值計算(x+y)，再等待10個系統(tǒng)周期后對z賦值end //z的最終數(shù)值為3

　　在順序語句塊（begin...end）中，由于語句是從上到下、一行一行地執(zhí)行，而所有常規(guī)延遲時間都是實際執(zhí)行時間相對于這一句本來應(yīng)該開始執(zhí)行的時間（也是上一句執(zhí)行完成之時）的延遲值。因此，在上面的代碼示例中，對變量y的賦值時間相對于上一句結(jié)束延遲了8個系統(tǒng)周期，而上一句相對系統(tǒng)零時刻已經(jīng)延遲了5個系統(tǒng)周期，因此對y的賦值發(fā)生在第13個系統(tǒng)周期。不過，如果順序語句塊中存在非阻塞賦值，由于這個結(jié)構(gòu)有著類似并行語句塊的特點，因此需要特別考慮。

　　在并行語句塊（fork...join）中，由于所有語句都是并發(fā)執(zhí)行的，而所有常規(guī)延遲時間都是實際執(zhí)行時間相對于這一句本來應(yīng)該開始執(zhí)行的時間（也是上一句執(zhí)行完成之時）的延遲值，因此各個常規(guī)延遲所指的時間都是相對于系統(tǒng)零時刻。

　　事件時序控制

　　事件時序控制的意思是，如果指定的事件發(fā)生，則代碼被觸發(fā)執(zhí)行。它的關(guān)鍵字為@，后面可以加變量或者事件名稱。參見下面的例子：

　　@(clk) x = 1; //當變量clk發(fā)生變化，則將1賦值給x@(posedge clk) y = 2; //在變量clk的上升沿，將2賦值給yz = @(negedge clk) (x+y); //先立即計算表達式(x+y)，然后在變量clk下降沿，將表達式的結(jié)果賦值給z

　　上面@后面括號里的是常規(guī)事件。Verilog允許設(shè)計人員通過關(guān)鍵字event和觸發(fā)符號->定義自己所需要的命名事件觸發(fā)：

　　event bigger_than_two;always @(posedge clock)begin if(a > 2) ->bigger_than_two; //如果a大于2，則事件bigger_than_two被觸發(fā)endalways @(bigger_than_two) //當bigger_than_two被觸發(fā)，執(zhí)行下面的過程begin //過程的代碼end

　　一種經(jīng)典的用法結(jié)構(gòu)如下，可以理解為“在整個仿真過程中，一旦某變量發(fā)生變化，就執(zhí)行某操作”：

　　always @(a)begin x = x+1;end

　　另一種用法稱為OR事件時序控制，其代碼結(jié)構(gòu)為@(a or b)或@(a, b)，即當a或b其中任意一個變量發(fā)生變化時，代碼或代碼塊才被觸發(fā)執(zhí)行。監(jiān)視的變量如果有3個，則其代碼結(jié)構(gòu)變?yōu)锧(a or b or c)或@(a, b, c)，以此類推。如果需要監(jiān)視的變量很多，則可以使用@*或@(*)，它表示對之后代碼塊中的所有輸入變量敏感。此外，敏感列表中除了變量，還可以是前面所提到過的常規(guī)事件、命名事件。

　　電平敏感時序控制

　　Verilog中還有一種電平敏感時序控制方式，即使用wait(a)，當變量a為真，則執(zhí)行后面的代碼塊。

　　順序代碼塊與并行代碼塊

　　begin、end組合代表了這個代碼塊的各行代碼是順序執(zhí)行的，這種代碼塊稱為順序代碼塊；后面的fork、join代表了這個代碼塊的各行代碼是并發(fā)執(zhí)行的，這種代碼塊稱為并行代碼塊。與模塊、過程不同，兩種代碼塊是可以嵌套，即順序代碼塊中可以包含并行代碼塊。下面的例子展示了這兩種代碼塊嵌套使用的效果：

　　initialfork x = 1; y = 2; begin z = 3; w = 4; endjoin

　　由于這個initial過程使用了關(guān)鍵字fork、join，其中x、y的賦值同時于系統(tǒng)零時刻發(fā)生，而z和w由于位于一個順序代碼塊中，因此w的賦值在z的賦值后才進行。

　　在使用并行代碼塊的時候，有可能引起代碼的競爭，例如兩個語句對一個變量同時進行賦值。雖然理論上兩個語句同時執(zhí)行，但是具體的情況是必然有一句先執(zhí)行，但這與順序語句塊的“先后”有本質(zhì)區(qū)別。實際的先后順序取決于所用的仿真系統(tǒng)。這并不是Verilog硬件描述語言本身的缺陷，并行語句塊是一種人為設(shè)定的功能，這可以讓設(shè)計人員更容易地描述某些過程，當然他們必須認真考慮競爭帶來的潛在問題。

　　任務(wù)和函數(shù)

　　如果某部分代碼需要在不同地方多次使用，可以在模塊中定義任務(wù)或函數(shù)。

　　任務(wù)通過關(guān)鍵字task來聲明。任務(wù)可以有零個或者多個輸入變量，但是沒有輸出返回值。調(diào)用任務(wù)時，將按照任務(wù)內(nèi)指定的方式處理這些變量。由于它相當于一個子過程，因此任務(wù)中賦值的變量只能是寄存器類型的，而且只能使用過程賦值語句。任務(wù)可以具有時序結(jié)構(gòu)，例如延遲、非阻塞賦值等。任務(wù)中可以調(diào)用任務(wù)和函數(shù)。與模塊的聲明不同，任務(wù)的聲明沒有類似模塊端口列表的輸入變量列表。盡管如此，調(diào)用任務(wù)的時候，還是需要在括號里按照任務(wù)聲明時的順序羅列輸入變量。在某種程度上，任務(wù)和C語言中沒有返回值的函數(shù)有些類似。

　　函數(shù)通過關(guān)鍵字function來聲明。任務(wù)不僅有輸入變量，還有一個返回值作為輸出變量，這個返回值的名稱與函數(shù)的名稱相同。函數(shù)與任務(wù)不同，它是一個只有邏輯功能的部分，不能包含時序結(jié)構(gòu)。函數(shù)中只能調(diào)用函數(shù)。Verilog中的函數(shù)與C語言中有返回值的函數(shù)有些類似。通常將函數(shù)放在賦值運算符的右邊，它的返回值被賦值給左邊的變量。

　　如果任務(wù)或函數(shù)同時在多個地方被調(diào)用，則需要使用automatic關(guān)鍵字聲明，這樣系統(tǒng)可以為不同地方的調(diào)用分配獨立的內(nèi)存空間。

　　邏輯門級描述

　　邏輯門級描述的抽象級別較低，僅次于晶體管級。實際的硬件電路往往都是以邏輯門級網(wǎng)表作為基礎(chǔ)構(gòu)建的，而設(shè)計人員常常會在進行更高抽象級別的設(shè)計。盡管如此，邏輯門級的設(shè)計還是更接近真實電路形式。Verilog提供了一系列邏輯門原語（Primitive）供用戶使用。例如，非（not）、與門（and）、或門（or）、與非門（nand）、或非（nor）、異或（xor）、同或（xnor）。邏輯門原語和模塊類似，可以通過實例引用的方式使用。

　　晶體管級描述

　　Verilog能夠在低抽象級別對電路進行描述，是它的一個重要特點。Verilog中提供了多種晶體管級（也稱開關(guān)級）元件類型，包括N型金屬氧化物半導(dǎo)體場效應(yīng)管（關(guān)鍵字為nmos）、P型金屬氧化物半導(dǎo)體場效應(yīng)管（關(guān)鍵字為pmos）、互補式金屬氧化物半導(dǎo)體（關(guān)鍵字為cmos）、帶阻抗的互補式金屬氧化物半導(dǎo)體（關(guān)鍵字為rcmos）、電源單元（關(guān)鍵字為supply1）、接地單元（關(guān)鍵字為supply0）等。所有的晶體管都可以設(shè)置延遲屬性。設(shè)計人員可以利用這些低抽象級元件構(gòu)建所需要的邏輯門或直接構(gòu)成其他高級組件。

　　延遲

　　邏輯門和晶體管的延遲

　　真實的硬件電路不可避免地都存在延遲現(xiàn)象。在Verilog中，可以對邏輯門、晶體管這些元件的延遲信息進行描述?？梢詾樵难舆t指定一個時間，則上升、下降、關(guān)斷的延遲都使用這個時間；也可以按照先后順序分別指定上升延遲、下降延遲，而關(guān)斷延遲取二者較小值；當然也可以為上升、下降、關(guān)斷各指定一個時間。例如，下面的代碼為與門實例添加了三個延遲時間，分別對應(yīng)上升、下降、關(guān)斷：

　　and #(1, 2, 3) my_and (out, in1, in2);

　　邏輯門和晶體管的延遲屬于“慣性延遲”。它的意思是，邏輯門和晶體管獲得外部輸入之后，延遲指定的時間后，才會將結(jié)果呈現(xiàn)在輸出端上。在延遲期間，如果輸入改變，但是這個信號的持續(xù)時間小于指定延遲的時間，則不會影響邏輯門和晶體管的輸出；如果這個信號的持續(xù)時間大于指定延遲的時間，則之前的結(jié)果將不會呈現(xiàn)在輸出端，改變輸入信號后的結(jié)果將經(jīng)過延遲后將呈現(xiàn)在輸出端

　　Verilog還允許設(shè)計人員為每個延遲時間設(shè)置最大值、典型值、最小值，在編譯階段可以通過編譯代碼選擇其中一個。

　　線網(wǎng)延遲

　　在聲明線網(wǎng)或?qū)€網(wǎng)進行連續(xù)賦值的時候，可以為線網(wǎng)添加延遲信息。這樣，所有連續(xù)賦值給線網(wǎng)的表達式都會立即計算出結(jié)果，但是這個結(jié)果在延遲時間后才會賦值給線網(wǎng)。如果在這段延遲時間內(nèi)，右側(cè)表達式的結(jié)果發(fā)生變化，則用于賦值的表達式結(jié)果取變化后的。另外，如果如果輸入變量變化的脈沖寬度小于延遲的時間，其變化不會對輸出造成影響。這種延遲被稱為“慣性延遲”，邏輯門和晶體管的延遲也是這種情況。

　　過程延遲

　　過程延遲在前面的延遲時序控制一部分講述過。過程賦值語句中的延遲主要分為常規(guī)延遲（又稱為外部延遲）和內(nèi)嵌延遲（又稱為內(nèi)部延遲）兩種，其中前者先延遲，再計算表達式、賦值給左邊的變量；而后者先立即計算表達式，經(jīng)過延遲后再將結(jié)果賦值給左邊的變量。

　　路徑延遲

　　設(shè)計人員可以在模塊中關(guān)鍵字specify、endspecify之間對路徑延遲進行描述。與元件的延遲不同，路徑延遲是指信號在某兩個寄存器類型或線網(wǎng)類型變量之間傳遞所需的延遲時間。在specify代碼塊中可以使用條件結(jié)構(gòu)來根據(jù)情況選擇所需的延遲時間值。與元件延遲相同的是，延遲的時間值可以指定上升、下降、關(guān)斷的情況，同時也可以包含最大值、典型值、最小值。

　　邏輯綜合

　　主條目：邏輯綜合

　　概念簡介

　　設(shè)計人員編寫的Verilog代碼通常是在較高抽象級別的，例如寄存器傳輸級。這一抽象級別包含了對電路信號在寄存器之間傳輸情況的描述。但是邏輯門級的網(wǎng)表，即邏輯門的相互連接形式，才最接近真實的硬件電路。這一形式與寄存器傳輸級的描述，在功能上是等效的。為了給后續(xù)硬件制造人員提供這種低抽象級別的描述，需要將高抽象級別的Verilog代碼轉(zhuǎn)換為低抽象級別的邏輯門級網(wǎng)表。這一過程稱為邏輯綜合（Logic Synthesis）。

　　在自動化邏輯綜合工具出現(xiàn)之前，盡管人們可以用硬件描述語言進行設(shè)計，但是還是需要人工進行邏輯綜合。例如，如果電路模塊只有少數(shù)幾個輸入端，我們可以使用類似卡諾圖的方法來對邏輯函數(shù)進行化簡。隨著電路規(guī)模不斷增加，人工邏輯綜合的容易出錯、耗費大量時間的缺點逐漸凸顯。同時，在某種特殊器件工藝下最優(yōu)化的綜合結(jié)果不一定在另一種工藝下還合適，如果需要采用另外的工藝，設(shè)計人員需要花費很長時間重新進行邏輯綜合。隨著自動化邏輯綜合工具的出現(xiàn)，硬件描述語言、所需器件工藝信息（工藝庫）可以直接被邏輯綜合工具讀取，通過其內(nèi)部的自動綜合算法，輸出符合設(shè)計約束（通常包括時序、功耗、面積的約束）的邏輯門級網(wǎng)表。借助自動綜合工具，設(shè)計人員可以將更多的精力放在高抽象級別的硬件描述語言設(shè)計。

　　可綜合代碼

　　邏輯綜合工具不能接受所有的Verilog代碼。設(shè)計人員需要確保硬件描述語言代碼是周期到周期的寄存器傳輸級描述。諸如while的循環(huán)結(jié)構(gòu)必須通過信號邊緣的形式（如@(posedge clock)）提供終止條件；initial結(jié)構(gòu)可能也不能被轉(zhuǎn)換。如果不指明數(shù)字的位寬，那么系統(tǒng)可能默認它為一個較大的值（如32位），這就可能產(chǎn)生規(guī)模非常龐大的邏輯門級網(wǎng)表，其中一部分是不必要的，這將造成資源的浪費。與未知邏輯x、高阻態(tài)z有關(guān)的運算符不能被轉(zhuǎn)換，例如===、!==此外，條件結(jié)構(gòu)如果只有if而沒有對else的情況進行設(shè)計，或者選擇結(jié)構(gòu)缺少默認情況default，很可能產(chǎn)生預(yù)期之外的鎖存器。由于需要使用與工藝相關(guān)的邏輯門，因此用戶自定義的原語很可能不能被轉(zhuǎn)換。設(shè)計人員需要采取良好的代碼風(fēng)格，以獲得更優(yōu)化的邏輯綜合結(jié)果。為了適應(yīng)符合可重用設(shè)計思想的系統(tǒng)芯片、IP核設(shè)計，設(shè)計人員還應(yīng)該遵循更嚴格的編碼規(guī)范。

　　不可綜合結(jié)構(gòu)

　　結(jié)構(gòu)類型

　　注

　　initial

　　只用于仿真測試文件（test bench）

　　events

　　Events對于同步測試文件的各個組件比較有意義

　　real

　　Real數(shù)據(jù)類型不可綜合

　　time

　　Time數(shù)據(jù)類型不可綜合

　　force和release

　　Force和release不可綜合

　　assign和deassign

　　reg類型的assign和deassign操作不可綜合，但是wire類型的assign操作可以綜合

　　fork join

　　使用非阻塞賦值可以獲得同樣效果

　　primitive

　　只有門級的原語（primitives）可綜合

　　table

　　用戶自定義原語（UDP）及table不可綜合

　　#1

　　延遲只用于仿真，綜合器一般直接忽略延遲

　　高級功能

　　用戶自定義原語

　　除了系統(tǒng)提供的26種邏輯門、晶體管原語，Verilog也提供用戶自定義原語（User Defined Primitive, UDP）。原語與模塊的層次結(jié)構(gòu)類似，但是原語的輸入輸出關(guān)系是完全通過查表實現(xiàn)的。組合邏輯的用戶自定義原語的核心是真值表，時序邏輯的用戶自定義原語的核心是激勵表。設(shè)計人員需要在狀態(tài)表中羅列可能出現(xiàn)的輸入和輸出情況。如果在實際使用過程中，遇到狀態(tài)表中沒有定義的情況，則輸出不確定值x。使用自定義原語很直觀，但是如果輸入變量較多，狀態(tài)表就會變得很復(fù)雜。在很多情況中，用戶自定義原語并不能被邏輯綜合工具轉(zhuǎn)換。

　　編程語言接口

　　編程語言接口（Program Language Interface, PLI）提供了通過C語言函數(shù)對Verilog數(shù)據(jù)結(jié)構(gòu)進行存儲、讀取操作的途徑。

　　Verilog編程語言接口的發(fā)展先后經(jīng)過了三代，其中第一代為任務(wù)或函數(shù)子程序，它可以在C程序和Verilog設(shè)計之間傳遞數(shù)據(jù)；第二代為存取子程序，它可以在用戶自定義C程序和Verilog的內(nèi)部數(shù)據(jù)表示的接口上被使用；第三代為Verilog過程接口，它進一步擴展了前兩代編程語言接口的功能。

　　通過使用編程語言接口，設(shè)計人員可以自定義接口的功能，然后通過類似調(diào)用系統(tǒng)任務(wù)的方式調(diào)用這些自定義功能。這樣，設(shè)計人員可以很大程度地擴展他們能使用的功能，例如監(jiān)視、激勵、調(diào)試功能，或者用它來提取設(shè)計信息、顯示輸出等。

　　相關(guān)電子設(shè)計自動化工具

　　參見：電子設(shè)計自動化

　　Verilog作為業(yè)界使用最廣泛的硬件描述語言之一，有大量的電子設(shè)計自動化工具對它予以支持。通過使用集成開發(fā)環(huán)境，設(shè)計人員可以在常見的Windows或其他圖形化系統(tǒng)中進行設(shè)計、仿真、驗證，例如Cadence和Synopsys等公司提供的集成電路計算機輔助設(shè)計系統(tǒng)。

　　與VHDL的比較

　　參見：VHDL

　　VHDL——VHSIC(Very High Speed Integrated Circuit) HDL，由美國DOD支持開發(fā)的HDL，1987

　　年成為IEEE 1076-1987 標準，后修訂為IEEE 1076-1993 標準。

　　Verilog來自C 語言，易學(xué)易用，編程風(fēng)格靈活、簡潔，使用者眾多，特別在ASIC領(lǐng)域流行；

　　VHDL 來自ADA，語法嚴謹，比較難學(xué)，在歐洲和國內(nèi)有較多使用者；

　　兩者描述的設(shè)計層次有所不同：

　　VHDL：系統(tǒng)級、行為級、RTL 級、門級

　　VerilogHDL：行為級、RTL 級、門級、開關(guān)級

　　不支持：電路級(spice)、版圖級(GDSII/CIF)

　　簡介

　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。

　　Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。

　　Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。

　　用途

　　Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL,并成立LVI組織以促進Verilog HDL成為IEEE標準，即IEEE Standard 1364-1995.

　　Verilog HDL的最大特點就是易學(xué)易用，如果有C語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。

　　歷史

　　Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設(shè)計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL語言于1990年被推向公眾領(lǐng)域。 Open Verilog International （OVI）是促進Verilog發(fā)展的國際性組織。1992年，OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog 語言于1995年成為IEEE標準，稱為IEEE Std 1364－1995。完整的標準在Verilog硬件描述語言參考手冊中有詳細描述。

　　發(fā)展歷史

　　1、1981年Gateway Automation(GDA)硬件描述語言公司成立。

　　2、1983年該公司的Philip Moorby首創(chuàng)了Verilog HDL，Moorby后來成為Verrlog HDL-XL的主要設(shè)計者和Cadence公司的第一合伙人。

　　3、1984-1985年Moorby設(shè)計出第一個關(guān)于Verilog HDL的仿真器。

　　4、1986年Moorby對Verilog HDL的發(fā)展又做出另一個巨大的貢獻，提出了用于快速門級仿真的XL算法。

　　5、隨著Verilog HDL-XL的成功，Verilog HDL語言得到迅速發(fā)展。

　　6、1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。

　　7、1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產(chǎn)。

　　8、1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分開，并公開發(fā)布了Verilog HDL.隨后成立的OVI（Open Verilog HDL International）組織負責(zé)Verilog HDL的發(fā)展，OVI由Verilog HDL的使用和CAE供應(yīng)商組成，制定標準。

　　9、1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認為Verilog HDL-XL是最好的仿真器。同時，OVI推出2.0版本的Verilong HDL規(guī)范，IEEE接收將OVI的Verilong HDL2.0作為IEEE標準的提案。

　　10、1995年12月，IEEE制定了Verilong HDL的標準IEEE1364-1995.

　　任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實現(xiàn)RTL級仿真，用以驗證設(shè)計的正確性，而不必像在傳統(tǒng)的手工設(shè)計過程中那樣，必須等到完成樣機后才能進行實測和調(diào)試。